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芯片設(shè)計/大規(guī)模集成電路VLSI
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          先進IC設(shè)計技術(shù)培訓(xùn)班
   入學(xué)要求

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識:
        ◆ 電路系統(tǒng)的基本概念。

   班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)
       每期人數(shù)限3到5人。
   上課時間和地點
上課地點:【上海】:同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】:北京中山學(xué)院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領(lǐng)館區(qū)1號(中和大道) 【沈陽分部】:沈陽理工大學(xué)/六宅臻品 【鄭州分部】:鄭州大學(xué)/錦華大廈 【石家莊分部】:河北科技大學(xué)/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班)
先進IC設(shè)計班:2020年3月16日
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          先進IC設(shè)計技術(shù)培訓(xùn)班

技術(shù)亮點:

個人消費電子和無線產(chǎn)品已經(jīng)成為當(dāng)今世界電子市場的主導(dǎo)力量。這些設(shè)備對于新功能和特性的無止境的要求促進了混合信號應(yīng)用設(shè)備的前所未有的發(fā)展。隨著復(fù)雜性正不斷提高,工程師需要應(yīng)對緊迫的上市時間和對良品率敏感的納米設(shè)計。企業(yè)也必須在有限的預(yù)算和工程師數(shù)量下克服所有這些障礙。實現(xiàn)團隊需要一種全新的方法,以解決在高工藝節(jié)點下與高產(chǎn)量、高性能SoC設(shè)計相關(guān)的各種問題。當(dāng)今的大型芯片通常還混合了模擬和數(shù)字電路,要成為高效率的設(shè)計師,就要有在相同環(huán)境中解決兩種設(shè)計任務(wù)類型的能力。 Cadence的AMS混合信號電路設(shè)計解決方案為全球工程師提供了AMS設(shè)計的最佳平臺。

Cadence Encounter 數(shù)字IC設(shè)計平臺提供了納米級SoC設(shè)計所需的全方位的技術(shù),幫助邏輯設(shè)計和物理實現(xiàn)團隊快速完成高質(zhì)量的芯片。 而Cadence Incisive 平臺提供了最快最有效的方式檢驗大型復(fù)雜芯片。它確保你的產(chǎn)品符合規(guī)范,消除了開發(fā)過程中的生產(chǎn)力、可預(yù)測性和質(zhì)量風(fēng)險,從而能夠及時推出沒有缺陷的產(chǎn)品。

 

要點:

1、Semiconductor Market Overview (半導(dǎo)體市場發(fā)展趨勢)
2、Cadence Technology Update (Cadence最新技術(shù))
3、專題一:Verification/Digital IC Solutions(驗證、數(shù)字IC解決方案)
專題二:A/MS Design Solution (模擬和混合信號設(shè)計解決方案)

專題一涉及的技術(shù)內(nèi)容:

1. Verification update-- Felix Cha

2. Low Power Techniques Introduction

3. Cadence Low Power Solution overview

4. Common Power Format

5. Low Power Architecture Design with InCyte Chip Estimator (ICE)

6. Low Power Verification with Incisive Enterprise Simulation (IES)

7. Low Power Logic Synthesis with Encounter RTL Compiler (RC)

8. Low Power Physical Implementation with Encounter Design Implementation System (EDI)

9. Low Power Verification with Encounter Conformal Low Power (CLP)

10. Technical Discussion

專題二涉及的技術(shù)內(nèi)容:

1: Mixed-Signal Design overview

2: Cadence Mixed-Signal Design solution

3: Analog and Mixed-Signal design Environment

4: SPICE Simulation and Turbo Technology

5: Mixed-Signal Simulation Methodology

6: Full-Chip transistor level Verification

7: Fast Physical Layout implementation

8: Accuracy and powerful Physical Verification

9: Parasitic Extraction and Back-annotation technology

10:Technical Discussion

 
 

 

 
 
 
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